vivado如何创建ram，vivado如何创建仿真文件
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【划水】Vivado生成网表文件是怎么回事呢?
Vivado生成网表文件是一个将RTL源码封装成不可见的中间形式的过程，用于解决项目协作中的种种问题。当你在FPGA项目中遇到大量不同RAM、FIFO和子模块时，网表文件能让你集成时更方便，避免直接修改他人代码带来的混乱。
如果包含xilinx 官方ip，在tcl Console命令行输入 write_edif -security_mode all your_path/module_name.edf 将生成的module_name.v和module_name.edf添加到工程中，就可以使用网表文件了。注意事项：步骤567中“your_path”要替换为自己的存储路径，“module_name”要替换为自己的模块名。
Vivado DCP文件本质上是网表文件，也是Vivado的代码封装文件。它通过一种封装保存方式，对Vivado的文件进行组织和管理，便于后续的设计与操作。
步骤四：生成edf 这里和quartus不一样，这里需要通过输入脚本的方式生成。
这DCP是Vivado的design checkpiont文件，它其实是一个压缩文件，保存了设计中的所有信息，便于提交设计分析和用户使用。DCP文件可实现模块加密，并且便于工程管理，相比于其他封装形式，DCP的子工程可包含官方IP或BlockDesign等模块。
NGC文件也需要用read_edif命令一并读入in-memory的project中。
vivado仿真一定要写testbench吗
1、在FPGA设计中，无论是功能模块的仿真还是算法开发，测试激励都是必不可少的环节。Vivado作为一款强大的FPGA开发工具，其自带的仿真功能确实要求用户编写测试台（testbench）以模拟输入信号，进而评估设计的正确性与性能。
2、我最近刚好在给vivado做ram的一些代码。ram当然有数量限制。你可以看你的芯片的具体参数。不知你用的是哪个系列的芯片，中端的芯片 100块的话应该问题不大。
3、选项都在XDC和TCL中，要你手动增加，建议项目相关的放在TCL中，FPGA相关的放在XDC中，和ISE差别有点大，但速度杠杠的，ISE（多核不行，而且结果不稳定）要3个小时的vivado就40分钟搞定，最多8核，飞一般的感觉，服务器配置不能太低。
简洁的AXI4-Lite实现及通过PL访问片上DDR3内存
通过PS访问DDR非常便捷，因为DDR控制器通过PS提供AXI4 Slave接口，所有AXI主从接口共享同一地址空间，且彼此不重叠。
在设计中，Xilinx IP 常使用 AMBA 4 接口，而 AXI4 和 AXI-Lite 接口可以相互连接。通过 AMBA 互联 IP，数据在两种接口间实现交换。然而，在处理过程中，需留意某些关键点。AXI-Lite 与 AXI4 的主要差异在于 AXI-Lite 仅支持单次传输，因此，WLEN 和 WBURST 等有关突发的接口功能被简化。
从ARM/PS的DDR内存中，以流格式的帧图像数据被转化成PL模块能识别的RGB888格式，这个过程依赖于Xilinx的AXI4-Stream to Video Out软核IP，它的aclk和vid_io_out_clk分别作为输入和输出时钟，以实现数据的无缝转换。
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